剖开罗姆第四代SiC MOSFET，强在哪里？

ROHM 今年发布了他们的第 4代(Gen 4) MOSFET 产品。新系列包括额定电压为 750 V（从 650 V 增加）和 1200 V 的 MOSFET，以及一些可用的 TO247 封装组件，其汽车合格率高达 56A/24mΩ。这一阵容表明罗姆将继续瞄准他们之前取得成功的车载充电器市场。

ROHM在其发布声明中声称，他们的第 4 代产品“通过进一步改进原有的双沟槽结构，在不牺牲短路耐受时间的情况下，将每单位面积的导通电阻比传统产品降低 40%”。他们继续说道：“此外，显著降低寄生电容使得开关损耗比我们的上一代 SiC MOSFET 降低 50% 成为可能”。

在几周内，TechInsights 迅速采购并剖析了新的 ROHM 第 4 代 MOSFET，并于 2022 年 7 月发布了第一批图片。从那时起，PGC 一直致力于提供这些器件的电气数据，这些数据结合截面有助于我们解读 ROHM 在其沟槽技术方面取得的进步。在本文中，我们将公开一些具有启发性的早期分析，以帮助我们验证 ROHM 的上述主张，并了解他们所做的改进。

传统的“平面”MOSFET 的栅极和沟道区位于半导体表面。平面 MOSFET 易于制造且相当可靠。然而，为了减小芯片尺寸并因此提高良率，它的横向拓扑结构限制了它最终可以缩小的程度。

沟槽 MOSFET 包括形成在沟槽边缘的栅极，该栅极已被蚀刻到 SiC 表面。沟槽栅极用于创建较低电阻的器件——准确地说是较低的特定导通电阻（Ronsp，电阻 x 面积）。实现更低的 Ronsp 允许芯片制造商缩小芯片尺寸，从而实现其 RDSon=15 mOhm 产品，例如，使用更少的 SiC，从而提高良率。

沟槽 MOSFET 较低的 Ronsp 背后有多种原因。

首先，在 SiC 沟槽侧壁上制造的栅极具有更高的沟道迁移率，这意味着与平面器件相比，电子通过沟槽栅极的阻碍更少。这降低了通道电阻；其次，沟槽 MOSFET 可能会消除平面 MOSFET 的 JFET 电阻，在该区域中，来自两个通道的电流被挤压到 p 体接触之间的狭窄通道中。然而，正如我们将看到的，实用、务实的设计可能会导致重新引入类似 JFET 的区域。第三，与平面栅极的数量相比，垂直沟槽栅极的密度应该更大，因此可以减小单元间距并增加电流密度。

但是，要小心sharks。沟槽 MOSFET 可能难以优化以实现可靠、稳健的运行。特别是，成功的设计必须解决在器件顶部最大化 SiC 的高电场（比 Si 大 9 倍）的问题，同时保护同样位于器件顶部的精细栅极氧化物免受相同电场的影响。这种平衡行为需要巧妙但复杂的器件布局，否则漂移区将需要严重降额，从而侵蚀沟槽架构的增益。因此，沟槽 MOSFET 的一个缺点是它们的设计更复杂，通常需要更多的制造步骤，其中一些可能具有特殊的复杂性——深高能注入（在英飞凌的情况下）或深沟槽蚀刻（ROHM Gen4 的）。

ROHM 和英飞凌率先转向沟槽 MOSFET，采用了截然不同的设计。ROHM 的 Gen 3 的 TechInsights 横截面如下图 2 所示，以及图 1 中的卡通形式。ROHM 选择了更传统的设计，每个栅极沟槽的每一侧都有通道，利用每一侧的虚拟沟槽，其中，深P-注入保护栅极沟槽。英飞凌让每条沟槽都更加努力！每个沟槽的一侧都有一个通道，另一侧被深 P+ 注入所覆盖，该注入可保持来自栅极氧化物的高电场。这种布局可以让沟槽的沟道侧与 4° 离轴 SiC 晶体完美对齐，以降低其 resistance.。

图 3 中值得注意的是每个有源栅极沟槽和宽体接触之间的两个无源源极沟槽，所有这些都使得这成为沟槽器件的宽单元间距。然而，当从平面图中看到这个设备时，这种明显浪费的布局是有道理的。与传统的仅在一个维度上跨越器件的栅极条纹不同，这款第 3 代器件的布局具有从上到下和从左到右运行的栅极，创建了一个巧妙的二维栅极网格，几乎使每个栅极密度翻倍单位面积。这在概念上类似于 Wolfspeed 的六边形布局，将栅极密度增加了大约 1.3 倍。

然而，在 ROHM 最新的第 4代发布之前，这两款沟槽器件都无法拥有低于同类最佳平面 MOSFET 的 Ronsp 。此第 3 代设计的另一个问题是，源极沟槽对存在的非常高场强的栅极提供了多少保护？

在 TechInsights 快速采购并剖析新的 ROHM 第 4代MOSFET 后，下图是新的第 4 代器件的 TechInsights 高分辨率 SEM 图像。

与第 3代设备相比，第 4代设备有一些相似之处，但也有许多显着差异。

与此相似的是 ROHM 采用传统沟槽 MOSFET 设计的方法，在栅极沟槽的两个侧壁上都有沟道。然而，现在，每个栅极沟槽的两侧都有一个接地的源极沟槽，它延伸到漂移区的两倍深度。正如我们将要解释的，这是关键的设计特性，ROHM 巧妙地利用它来更好地保护栅极氧化物并降低电阻。

每个栅极沟槽的单个虚拟/源极沟槽允许单元间距减少 3 倍。然而，这标志着 ROHM 在第 3 代中使用的新型单元布局的终结，这几乎使栅极密度增加了一倍，有利于传统的一维条带布局。总之，这代表每单位面积的栅极沟槽密度净增加 50%（最小），这有助于进一步降低困扰其他器件的问题沟道电阻，我们之前展示的电阻可以贡献高达 30% 650V平面MOSFET的串联电阻。

电阻的另一个主要贡献者，基板，第一次经历了减薄，大大减少了这个组件。

使用 PGC 广泛的最先进的电气表征设备，并结合 Techinsights 的分析，我们已经审查了 ROHM 对这些设备的许多声明。我们直接比较了新的 650V 第 4 代 Rohm MOSFET、第 3 代 MOSFET 和一流的平面 SiC MOSFET，它们都具有相似的 Rdson 额定值。

首先是损耗，ROHM在图中的第一个声明是，他们将传导损耗降低了 40%，从而实现了等效的芯片尺寸减小。事实上，借助 TechInsights 横截面分析，我们可以确认芯片有源区域的比导通电阻 (Ron × A) 几乎比上一代产品低 40%，尽管实际上器件的必要非有源区域略微降低了这一增益. 进一步说明，新的 Ronsp 也比我们描述的领先平面设备小 20%。正如我们之前所讨论的，这是一个至关重要的进步，它可以缩小芯片尺寸，从而提高产量并降低成本。

图中的第二个声明是，由于每个米勒电容的减小，开关损耗将降低。事实上，虽然我们比较的芯片并不完全匹配，但我们可以确认 Crss 降低了约 90%（在额定电压下），并且 Coss 降低了一小部分，具体取决于电压。我们自己的开关基准测试正在进行中。

ROHM 提出的一项声明涉及从 650 到 750 V 范围内电压额定值的增加。来自 ROHM：“750V 击穿电压确保设计裕度可防止 VDS 浪涌”. 我们发现这是一个有趣的发展，整个行业都在发生这种发展。然而，实际上，在静态条件下测试的新型 Gen 4 器件的实际击穿电压约为 1000V，实际上低于在超过 1200V 时击穿的 Gen 3。新的 Gen 4 与领先的平面设备不相上下。对于他们关于裕度的说法，考虑到实际数据，这确实令人印象深刻。他们正在签署他们的设备以 75% 的实际击穿电压使用，高于第 3 代的 50% 以上，这表明他们的可靠性要高得多。正如我们将在下一节中解释的那样，这种降额的减少是一个很大的改进，部分可以降低电阻。

PGC 实验室中的 Gen 4 短路测试很快就会进行，但 ROHM 的第三个有趣的说法是，尽管缩小了芯片尺寸并增加了电流密度，但它们的短路耐受时间实际上已经增加了。相信他们的话，这进一步证明了 ROHM 在其设备的可靠性和鲁棒性方面迈出了一大步。

总而言之，这是 ROHM 的强劲表现，它回答了早期 SiC 沟槽器件的许多批评。然而，这一切是怎么实现的呢？